Samsung je objavio da je razvio tzv. 3D stacked FET, eksperimentalnu tranzistorsku arhitekturu koja logičke tranzistore postavlja okomito, umjesto isključivo vodoravno kao kod klasičnih pristupa. Cilj takvog dizajna je proširiti mogućnosti daljnjeg povećanja gustoće logičkih čipova u trenutku kad se industrija sve teže oslanja samo na klasično smanjivanje proizvodnih dimenzija.
U središtu ove tehnologije nalazi se ideja vertikalnog slaganja tranzistora, koncept koji je već dugo poznat u memorijskim čipovima, ali je znatno zahtjevniji za primjenu u logičkim poluvodičima. Samsung navodi da je prvi put demonstrirao 3D stacked field-effect transistor s gate pitchom od 42 nanometra, čime pokušava otvoriti put prema logičkim čipovima koji mogu ponuditi više tranzistora na istoj površini.
Prema trenutačno dostupnim informacijama, istraživački tim je upotrijebio troslojne nanosheet kanale i na gornjem i na donjem dijelu strukture, dok je posebna pozornost posvećena i načinu vertikalnog povezivanja tih slojeva. U Samsungovom tumačenju upravo takva arhitektura može postati važna za buduće generacije čipova namijenjenih umjetnoj inteligenciji i računalstvu visokih performansi, gdje su gustoća, energetska učinkovitost i propusnost među ključnim čimbenicima.
Važno je naglasiti da se ne radi o tehnologiji spremnoj za skoriju komercijalnu proizvodnju, nego o istraživačkom koraku kojim Samsung želi potvrditi izvedivost novog smjera razvoja. Sljedeća faza uključuje izradu testnih sklopova poput ring oscillatora i SRAM-a, kako bi se provjerilo može li se ovakav koncept uspješno prenijeti iz laboratorijskog okruženja u praktičnije oblike primjene.
Ovaj razvoj dolazi u trenutku kada cijela industrija traži alternative tradicionalnom napretku temeljenom isključivo na smanjivanju tranzistora u dvije dimenzije. Samsung je i ranije ulagao u nove tranzistorske pristupe, uključujući GAA arhitekturu u 3-nanometarskom procesu, a 3D stacked FET može se promatrati kao nastavak te strategije traženja dodatnog prostora za napredak kroz vertikalnu integraciju.
Ako se istraživanje pokaže uspješnim i u kasnijim fazama razvoja, ovakav pristup mogao bi pomoći proizvođačima da produže skaliranje logičkih čipova i poboljšaju omjer performansi i potrošnje energije. Za sada je, međutim, riječ prije svega o tehničkoj demonstraciji i smjeru razvoja koji tek treba dokazati svoju proizvodnu i komercijalnu održivost.
